多时钟实时计数器
2019-11-22

多时钟实时计数器

一种共享的实时计数器经配置以在被快时钟信号或慢时钟信号驱动时基于快时钟周期而提供准确的计数器输出。组合逻辑电路在到所述计数器的快时钟信号输入与到所述计数器的慢时钟输入之间提供无假信号的切换。所述计数器始终开启且当在快时钟模式中时针对快时钟的每个循环将其计数增加表示快时钟循环的适当有理数的计数,且当在慢时钟模式中时针对所述慢时钟信号的每个循环将其计数增加适当有理数的快时钟周期。

技术领域

在大约时间间隔20处,clk_sel将状态改变为低,从而指示来自外部电路的信号进入正常操作模式。clk_sel信号不传播穿过第一触发器108,直到在大约时间间隔26处将sclk_src的下一下降沿施加到至第一触发器108的经反相时钟输入为止。此对使用fclk_src选择正常操作的指示随后被提供给与“与”110和116且将到第二触发器112的输入从低改变为高。

在出现在大约时间间隔6处的fclk_src的下一下降沿之后,低信号状态即刻传播穿过第二触发器112到达第三触发器114的输入。在出现在大约时间间隔7处的fclk_src的下一下降沿之后,低信号状态即刻传播穿过第三触发器114到达“与”门118和“与”门116。到“与”门118的低输入关闭来自“或”门122的fclk_src且最终关闭来自寄存器126的时钟输入cnt_clk的fclk_src。同时,至lj“与”门116的经反相输入的相同低信号将“与”门116的输出状态(cnt_sel)从低改变为高。此致使多路复用器124开始将第二增量值(mult)提供给加法器128。此还致使“与”门120将sclk_src传递到“或”门122,且最终传递到寄存器126的时钟输入cnt_clk。

在图4中,将远程单元420展示为移动电话,将远程单元430展示为便携式计算机,且将远程单元450展示为无线本地环路系统中的固定位置远程单元。举例来说,远程单元可为手机、手持式个人通信系统(PCS)单元、平板计算机、例如个人数据助理等便携式数据单元,或例如仪表读取装备等固定位置数据单元。虽然图4说明可包含如本文中所揭示的改进的时钟系统的某些示范性远程单元,但所述时钟系统不限于这些示范性所说明的单元。可在其中需要慢时钟和快时钟的电子装置中合适地采用各方面。

在大约时间间隔28处出现的fclk_src的下一上升沿之后,寄存器输出cnt_out仍即刻递增第二增量值(mult),所述增量值已在从寄存器时钟cnt_clk关闭sclk_src之前从加法器移入。同时,从加法器128将递增了第一增量值(‘1’)的下一计数移位到寄存器126中。

在各种方面中,在fclk_src信号与sclk_src信号之间未暗示同步关系。fclk_src的频率与sclk_src的频率的比率可不一定是整数。因此,在说明性方面中,计数器包含固定点加法器以跟踪分数余数。

本发明的方面提供一种始终开启的计数器,所述计数器在正常操作期间使用的快时钟信号与可在低功率操作模式期间使用的慢时钟信号之间动态地切换。快时钟信号和慢时钟信号可彼此不同步。在正常操作期间,计数器针对每一快时钟循环而改变第一数目的计数。在低功率操作模式期间,在运行在慢时钟信号上时,计数器针对慢时钟信号的每一循环改变第二数目的计数。计数的第二数目与计数的第一数目的比率等于慢时钟周期与快时钟周期的比率。在一实例中,第一数目等于1,因此,计数器在正常操作期间针对快时钟信号的每一循环改变一个计数。

在大约时间间隔8处出现的sclk_src的下一上升沿之后,寄存器输出cnt_out即刻递增仅第一增量值‘1’,所述增量值已在从寄存器时钟cnt_clk关闭fclk_src之前从加法器移入。同时,从加法器128将递增第二增量值(mult)的下一计数移位到寄存器126中。

本发明处于数字计数器电路领域中,且更特定来说,涉及包含时钟信号之间的无假信号切换的多时钟计数器。

图2中所示的时序图说明在从正常操作转变到低功率模式以及从低功率模式转变回到正常操作期间在图1中所示的各种信号路径上的信号的相对时序。标记为fclk_src、sclk_src、clk_sel、cnt_clk、cnt_sel和cnt_out的行各自表不在图1中所不的其相应的信号路径上的信号。沿着图2的底部行还展示从0到37的时间周期序列以用于参考。

这已相当广泛地概述了本发明的特征及技术优点以便可较好地理解下文的详细描述。下文将描述本发明的额外特征和优点。所属领域的技术人员应了解,本发明可易于用作修改或设计其它结构以实行本发明的相同目的的基础。所属领域的技术人员还应认识至IJ,此类等效构造不会脱离如在所附权利要求书中所阐述的本发明的教示。当结合附图进行考虑时,将从以下描述更好地理解据信为本发明的特性的新颖特征(均关于其组织和操作方法)连同另外的目标和优点。然而,应明确地理解,仅出于说明和描述的目的而提供各图中的每一者,且其不希望作为对本发明的限制的界定。

根据本发明的方面,指示符(clk_sel)与时钟(sclk_src)同步。在内部,指示符与fclk_src的下降沿同步且用于在下降沿之后断开fclk_src。而且,根据本发明的方面,不需要使sclk_src的下降沿再同步,因为fclk_src的频率一般比sclk_src的频率高得多。举例来说,在fclk_src的频率是sclk_src的频率的至少五倍时,提供无假信号的操作。这在实际的实施方案中不会出现问题,因为fclk_src的频率将一般在比sclk_src快100倍到1000倍的范围中。因此,在改变模式时,不应在fclk_src的下一上升沿之前对sclk_src的上升沿进行计数。

多时钟实时计数器